Projetar um circuito integrado digital é, em essência, transformar uma descrição de comportamento em formas geométricas que uma fábrica consegue gravar no silício. O caminho tem etapas bem definidas.
As etapas do fluxo
- RTL. Você descreve o hardware em Verilog ou SystemVerilog: registradores, lógica combinacional e máquinas de estado.
- Simulação e verificação. Testbenches confirmam que o RTL faz o que deveria, antes de gastar tempo com o resto.
- Síntese lógica. A ferramenta converte o RTL em portas lógicas de uma biblioteca de células (a netlist).
- Floorplan e placement. Define-se o tamanho do chip, onde ficam os blocos e onde cada célula é posicionada.
- Árvore de clock (CTS). O sinal de clock é distribuído de forma equilibrada para todos os registradores.
- Roteamento. Os fios metálicos conectam as células.
- Verificação física e de timing. Checagens de regras de projeto (DRC), de equivalência entre layout e esquema (LVS) e de tempo (STA).
- GDSII. O arquivo final com as camadas geométricas que vai para a fabricação.
Para praticar
Existe um fluxo aberto completo que roda desse RTL até o GDSII: o OpenLane, que se apoia no PDK SKY130 da SkyWater. É uma forma gratuita de percorrer todas as etapas acima com um projeto pequeno, como um contador ou uma máquina de estados.